ในช่วงไม่กี่ปีที่ผ่านมา ด้วยการพัฒนาอย่างรวดเร็วของคอมพิวเตอร์ เครือข่ายดิจิทัล และเทคโนโลยีโทรทัศน์ ความต้องการของผู้คนสำหรับภาพโทรทัศน์คุณภาพสูงเพิ่มขึ้นอย่างต่อเนื่อง และอุตสาหกรรมวิทยุและโทรทัศน์ในประเทศของฉันได้ผ่านการพัฒนาอย่างรวดเร็วและการพัฒนาอย่างรวดเร็ว การกระจายเสียงผ่านดาวเทียมทีวีดิจิทัลซึ่งเปิดตัวเมื่อ XNUMX ปีที่แล้ว ได้ขยายตัวขึ้นอย่างมาก การบันทึกวิดีโอดิจิทัล เทคนิคพิเศษทางดิจิทัล ระบบตัดต่อแบบไม่เชิงเส้น สตูดิโอเสมือนจริง ยานพาหนะออกอากาศดิจิทัล อาร์เรย์ฮาร์ดดิสก์เครือข่าย และระบบการเล่นดิจิทัลแบบหุ่นยนต์ ได้เข้าสู่กล้องวงจรปิดและสถานีโทรทัศน์ระดับจังหวัดและเทศบาลตามลำดับ SDTV/HDTV ทีวีดิจิตอลความคมชัดสูงมาตรฐานได้รับการระบุว่าเป็นโครงการอุตสาหกรรมการวิจัยทางวิทยาศาสตร์ที่สำคัญของประเทศ และดำเนินการออกอากาศนำร่องบนหอวิทยุและโทรทัศน์กลาง ในปัจจุบัน การผลิตรายการโทรทัศน์ระบบดิจิตอลและการแพร่ภาพกระจายเสียงภาคพื้นดินของโทรทัศน์ระบบดิจิตอลในประเทศของฉันได้รับการส่งเสริมอย่างเข้มข้น และ "แผนห้าปีที่สิบเอ็ด" จะเป็นช่วงเตรียมการสำหรับการเปลี่ยนแปลงโดยรวมของโทรทัศน์ระบบดิจิทัลในประเทศของฉัน และเป็นขั้นตอนสำคัญของการเปลี่ยนแปลง ของระบบกระจายเสียงและโทรทัศน์จากอนาล็อกเป็นดิจิตอล
การออกแบบนี้ออกแบบมาเพื่อรับมือกับแนวโน้มนี้ และเพื่อตอบสนองความต้องการของตลาดขนาดใหญ่สำหรับอุปกรณ์ส่งสัญญาณวิดีโอดิจิตอล ASI/SDI แบบหลายช่องสัญญาณ เป็นอุปกรณ์ส่งสัญญาณแสงที่ใช้เทคโนโลยีมัลติเพล็กซิ่งการแบ่งเวลาเพื่อส่งสัญญาณวิดีโอดิจิตอล ASI/SDI สองสัญญาณในใยแก้วนำแสงพร้อมกัน การออกแบบนี้สามารถวางรากฐานที่มั่นคงสำหรับการพัฒนาอุปกรณ์ส่งสัญญาณดิจิตอลแบบอะซิงโครนัสความเร็วสูงมากขึ้นในอนาคต
1. แผนการดำเนินงานระบบ
สัญญาณอนุกรม ASI/SDI ถูกเปลี่ยนรูปแบบโดยวงจรอีควอไลเซอร์และแปลงเป็นชุดสัญญาณดิฟเฟอเรนเชียล จากนั้นนาฬิกาในสัญญาณจะถูกดึงผ่านวงจรการกู้คืนนาฬิกาเพื่อใช้ในการถอดรหัสและการซิงโครไนซ์สัญญาณครั้งต่อไป หลังจากผ่านวงจรถอดรหัส สัญญาณความเร็วสูงแบบอนุกรมจะถูกแปลงเป็นสัญญาณความเร็วต่ำแบบคู่ขนานเพื่อเตรียมพร้อมสำหรับกระบวนการมัลติเพล็กซ์ไฟฟ้าครั้งต่อไป ในที่สุด สัญญาณแบบอะซิงโครนัสจะถูกซิงโครไนซ์กับนาฬิกามัลติเพล็กซิ่งไฟฟ้าในพื้นที่ผ่านการปรับวงจร FIFO ซึ่งจะทำให้เกิดมัลติเพล็กซ์ไฟฟ้าในพื้นที่ จากนั้นจะถูกส่งไปยังจุดรับผ่านการแปลงไฟฟ้า/ออปติคัลของโมดูลออปติคัล หลังจากรับสัญญาณ ปลายรับจะผ่านชุดของวงจรการแปลงผกผันเพื่อคืนค่าสัญญาณอนุกรม ASI/SDI เดิมเพื่อให้กระบวนการส่งสัญญาณทั้งหมดเสร็จสมบูรณ์
ในการออกแบบนี้ เทคโนโลยีมัลติเพล็กซ์ไฟฟ้าของสัญญาณ ASI/SDI เป็นกุญแจสำคัญในการเชื่อมโยงทางเทคนิคทั้งหมด เนื่องจากอัตราสัญญาณ ASI/SDI ที่จำเป็นสำหรับการทำเพาเวอร์มัลติเพล็กซ์ในโครงการนั้นสูงมาก อัตรามาตรฐานถึง 270 เมกะบิต/วินาที และไม่ใช่มัลติเพล็กซ์ของสัญญาณที่คล้ายคลึงกัน จึงเป็นเรื่องยากและไม่ประหยัดที่จะมัลติเพล็กซ์สัญญาณโดยตรง และจำเป็นต้อง ได้รับการฟื้นฟูก่อน นาฬิกาของแต่ละสัญญาณจะแปลงสัญญาณอนุกรมความเร็วสูงเป็นสัญญาณคู่ขนานความเร็วต่ำ จากนั้นจึงปรับความเร็วสัญญาณนาฬิกาของแต่ละสัญญาณผ่านวงจรชิป FIFO เพื่อให้เกิดการซิงโครไนซ์กับนาฬิกาท้องถิ่น จากนั้นจึงทำการมัลติเพล็กซ์สัญญาณไฟฟ้าทั้งสองผ่าน ชิปที่ตั้งโปรแกรมได้จากนั้นตระหนักถึงการส่งมัลติเพล็กซ์การแบ่งเวลา หลังจากชุดของขั้นตอนการประมวลผลสัญญาณชุดนี้แล้ว กระบวนการแยกส่วนแยกส่วนอย่างราบรื่นสามารถรับรู้ได้เมื่อสิ้นสุดการรับ ซึ่งเป็นจุดทางเทคนิคหลักของการออกแบบ
นอกจากนี้การล็อคมัลติเพล็กซ์ไฟฟ้าก็เป็นปัญหาเช่นกัน ยิ่งช่องสัญญาณมาก ความเร็วสูง ยิ่งล็อคยาก และข้อกำหนดทางเทคนิคสำหรับเลย์เอาต์ของบอร์ด PCB จะสูงขึ้น ปัญหานี้สามารถแก้ไขได้เป็นอย่างดีด้วยการรักษาที่หลากหลาย เช่น การจัดวางส่วนประกอบต่างๆ อย่างเหมาะสม และการกรองความยุ่งเหยิงทางวิทยาศาสตร์
2. วงจรฮาร์ดแวร์
ในการออกแบบนี้ การใช้งานหลักคือชิปเซ็ตวิดีโอดิจิทัลที่ทรงพลังและเสถียรล่าสุดจาก National Semiconductor ชิปถอดรหัสและแปลงอนุกรม/ขนานคือ CLC011; การเข้ารหัสและชิปแปลงขนาน/อนุกรมคือ CLC020; ชิปกู้คืนนาฬิกาคือ LMH0046; ชิปปรับสายเคเบิลแบบปรับได้คือ CLC014; ชิป CPLD คือ LC4256V จาก LATTICE; ชิป FIFO คือ IDT72V2105 จาก IDT
ส่วนการปรับสมดุลของกระบวนการประมวลผลวงจรแสดงในรูปที่ 2 จากรูปที่ 2 สามารถเห็นได้จากรูปที่ 3 ว่าสัญญาณอนุกรม ASI/SDI ขาเข้าแบบปลายเดียวจะถูกปรับรูปร่างหลังจากผ่านวงจรอีควอไลเซอร์และแปลงเป็นชุดของสัญญาณที่แตกต่างกันซึ่งก็คือ พร้อมสำหรับกระบวนการกู้คืนนาฬิกาที่ตามมา หลังจากผ่านวงจรอีควอไลเซอร์แล้ว คุณภาพสัญญาณจะดีขึ้นอย่างมาก และเปรียบเทียบรูปคลื่นสัญญาณอินพุตและเอาต์พุตดังแสดงในรูปที่ XNUMX
รูปที่ 2 ส่วนสมดุลของกระบวนการประมวลผลวงจร
รูปที่ 3 การเปรียบเทียบรูปคลื่นของวงจรอีควอไลเซอร์
ส่วนการกู้คืนนาฬิกาของกระบวนการประมวลผลวงจรแสดงในรูปที่ 4 จากรูปที่ 4 สามารถเห็นได้จากรูปที่ 27 ว่าโหมดการทำงานของชิปได้รับการตั้งค่าอย่างถูกต้อง มีนาฬิกา XNUMXM ในเครื่องเพื่อให้ชิปกู้คืนนาฬิกาใช้ สูงที่สมดุล -สัญญาณความแตกต่างของความเร็วถูกป้อนเข้าไปยังชิป และสัญญาณอนุกรมจะได้รับการกู้คืนหลังจากประมวลผลชิปแล้ว สัญญาณนาฬิกาในนั้นถูกใช้โดยส่วนถอดรหัสต่อไปนี้ของวงจร ในเวลาเดียวกัน ชิปยังสามารถสนับสนุนการกู้คืนสัญญาณนาฬิกาสำหรับสัญญาณความละเอียดสูง
รูปที่ 4 ส่วนการกู้คืนนาฬิกาของกระบวนการประมวลผลวงจร
กระบวนการถอดรหัสส่วนหนึ่งของวงจรแสดงในรูปที่ 5 จากรูปที่ 5 จะเห็นได้ว่านาฬิกาอนุกรมและข้อมูลอนุกรมที่กู้คืนโดยชิปกู้คืนสัญญาณนาฬิกาถูกป้อนเข้าในชิปถอดรหัสหลังจากการแปลงอนุกรม/ขนาน 10 บิต ข้อมูลแบบขนานและนาฬิกาแบบขนาน 27M ถูกส่งออกเพื่อเตรียมนาฬิกาสำหรับวงจร FIFO ต่อไปนี้ ปรับการใช้งาน แผนภาพเวลาของสัญญาณในแต่ละโหมดการทำงานจะแสดงในรูปที่ 6
รูปที่ 5 การถอดรหัสส่วนหนึ่งของกระบวนการประมวลผลวงจร
รูปที่ 6 แผนภาพเวลาสัญญาณของแต่ละโหมด
ส่วน FIFO ของกระบวนการประมวลผลวงจรแสดงในรูปที่ 7 ในหมู่พวกเขา นาฬิกาการอ่านใช้นาฬิกาคู่ขนาน 27M ที่กู้คืนโดยวงจรการเข้ารหัส และนาฬิกาเขียนใช้นาฬิกา 27M ในเครื่อง สัญญาณขนาน 10 บิตที่ส่งผ่าน FIFO จะถูกซิงโครไนซ์กับนาฬิกาในเครื่องผ่านการปรับเพื่อเตรียมพร้อมสำหรับอินพุตที่ตามมาไปยัง CPLD สำหรับมัลติเพล็กซ์ไฟฟ้า ขั้นตอนการทำมัลติเพล็กซ์แบบไฟฟ้าของ CPLD มีดังต่อไปนี้ โดยที่ 2BP-S เป็นกระบวนการมัลติเพล็กซ์ และ 2BS-P เป็นกระบวนการดีมัลติเพล็กซ์
รูปที่ 7 FIFO ส่วนหนึ่งของกระบวนการประมวลผลวงจร
แผนผังสถาปัตยกรรมของ 2BP-S คือ
สัญญาณ gnd: std_logic := '0';
สัญญาณ vcc: std_logic := '1';
สัญญาณ N_25: std_logic;
สัญญาณ N_12: std_logic;
สัญญาณ N_13: std_logic;
สัญญาณ N_15: std_logic;
สัญญาณ N_16: std_logic;
สัญญาณ N_17: std_logic;
สัญญาณ N_21: std_logic;
สัญญาณ N_22: std_logic;
สัญญาณ N_23: std_logic;
สัญญาณ N_24: std_logic;
เริ่มต้น
I30: G_D Port Map (CLK=>N_25, D=>N_13, Q=>N_22 );
I29: G_D Port Map (CLK=>N_25, D=>N_16, Q=>N_23 );
I34: G_OUTPUT พอร์ตแมป (I=>N_22, O=>Q0 );
I33: G_OUTPUT พอร์ตแมป (I=>N_23, O=>Q1 );
I2: G_INPUT พอร์ตแมป (I=>CLK, O=>N_25 );
I7: G_INPUT พอร์ตแมป (I=>A, O=>N_12 );
I8: G_INPUT พอร์ตแมป (I=>LD, O=>N_21 );
I6: G_INPUT พอร์ตแมป (I=>B, O=>N_15 );
I12: G_2OR พอร์ตแมป (A=>N_17, B=>N_24, Y=>N_16 );
I16: G_2AND1 พอร์ตแมป (AN=>N_21, B=>N_22, Y=>N_24 );
I21: G_2AND พอร์ตแมป (A=>N_21, B=>N_12, Y=>N_13 );
I20: G_2AND พอร์ตแมป (A=>N_21, B=>N_15, Y=>N_17 );
จบแผนผัง;
แผนผังสถาปัตยกรรมของ 2BS-P คือ
สัญญาณ gnd: std_logic := '0';
สัญญาณ vcc: std_logic := '1';
สัญญาณ N_5: std_logic;
สัญญาณ N_1: std_logic;
สัญญาณ N_3: std_logic;
สัญญาณ N_4: std_logic;
เริ่มต้น
I8: G_OUTPUT พอร์ตแมป (I=>N_4, O=>Q0 );
I1: G_OUTPUT พอร์ตแมป (I=>N_5, O=>Q1 );
I2: G_INPUT พอร์ตแมป (I=>CLK, O=>N_3 );
I3: G_INPUT พอร์ตแมป (I=>SIN, O=>N_1 );
I7: G_D Port Map (CLK=>N_3, D=>N_4, Q=>N_5 );
I4: G_D Port Map (CLK=>N_3, D=>N_1, Q=>N_4 );
จบแผนผัง;
ส่วนการเข้ารหัสของกระบวนการประมวลผลวงจรแสดงในรูปที่ 8 หลังจากได้รับข้อมูลแล้ว โมดูลออปติคัลที่ได้รับจะกู้คืนข้อมูลคู่ขนานและนาฬิกาซิงโครนัสผ่านโปรแกรม demultiplexing ของ CPLD จากนั้นจึงกู้คืนสัญญาณอนุกรมความเร็วสูงดั้งเดิมผ่าน เข้ารหัสวงจรชิป ซึ่งสุดท้ายจะถูกส่งออกโดยอุปกรณ์ส่งกำลังหลังจากถูกขับเคลื่อนด้วยชิปขับสายเคเบิล เสร็จสิ้นกระบวนการโอนทั้งหมด ในหมู่พวกเขาลำดับสัญญาณของส่วนวงจรการเข้ารหัสแสดงในรูปที่ 9
รูปที่ 8 รหัสส่วนของกระบวนการประมวลผลวงจร
รูปที่ 9 แผนภาพเวลาสัญญาณของวงจรการเข้ารหัส
3. ข้อสังเกตสรุป
การออกแบบอุปกรณ์ส่งสัญญาณออปติคัลมัลติเพล็กซ์แบบอะซิงโครนัสแบบอะซิงโครนัสแบบ ASI/SDI แบบอะซิงโครนัสที่ใช้ CPLD ใช้เทคโนโลยีมัลติเพล็กซ์ไฟฟ้า/การแยกสัญญาณไฟฟ้าแบบ ASI/SDI ล่าสุด ซึ่งสามารถรับรู้การส่งสัญญาณมัลติเพล็กซ์แบบแบ่งเวลาของสัญญาณสองสัญญาณ โหมดการส่งสัญญาณแบบอะซิงโครนัสหลายช่องสัญญาณแบบอิงช่วยประหยัดต้นทุนการผลิตได้อย่างมากและปรับปรุงความสามารถในการแข่งขันในตลาดของผลิตภัณฑ์
สินค้าอื่น ๆ ของเรา:
