การออกแบบชิปเป็นหนึ่งในลำดับความสำคัญในการพัฒนาของแต่ละประเทศและการขยายอุตสาหกรรมการออกแบบชิปของจีนจะช่วยลดการพึ่งพาชิปจากต่างประเทศในประเทศของฉัน ในบทความก่อนหน้านี้บรรณาธิการเคยแนะนำการออกแบบชิปแบบไปข้างหน้าและถอยหลังและแนวโน้มของการออกแบบชิป ในบทความนี้บรรณาธิการจะแนะนำให้คุณรู้จักกับบทการออกแบบชิปที่แท้จริง - การเพิ่มประสิทธิภาพและการตระหนักถึงการใช้พลังงานของสายนาฬิกาในการออกแบบชิป RFID
1 ภาพรวม
UHF RFID เป็นชิปแท็กระบุความถี่วิทยุ UHF ชิปใช้โหมดแหล่งจ่ายไฟแบบพาสซีฟ: หลังจากได้รับพลังงานของพาหะแล้วหน่วย RF front-end จะสร้างสัญญาณไฟ Vdd เพื่อจ่ายให้ชิปทั้งหมดทำงาน เนื่องจากข้อ จำกัด ของระบบจ่ายไฟชิปจึงไม่สามารถสร้างไดรฟ์ปัจจุบันขนาดใหญ่ได้ดังนั้นการออกแบบที่ใช้พลังงานต่ำจึงกลายเป็นความก้าวหน้าครั้งสำคัญในกระบวนการพัฒนาชิป เพื่อให้ชิ้นส่วนวงจรดิจิทัลใช้พลังงานน้อยที่สุดเท่าที่จะเป็นไปได้ในกระบวนการออกแบบวงจรลอจิกดิจิทัลนอกเหนือจากการทำให้โครงสร้างระบบง่ายขึ้น (ฟังก์ชันง่ายๆมีเฉพาะโมดูลเข้ารหัสโมดูลถอดรหัสโมดูลการสร้างตัวเลขสุ่มนาฬิกา , รีเซ็ตโมดูล, หน่วยควบคุมหน่วยความจำเช่นเดียวกับโมดูลควบคุมโดยรวม) การออกแบบวงจรอะซิงโครนัสถูกนำมาใช้ในการออกแบบวงจรบางส่วน ในกระบวนการนี้เราเห็นว่าเนื่องจากโครงสร้างนาฬิกาใช้พลังงานส่วนใหญ่ของลอจิกดิจิทัล (ประมาณ 30% ขึ้นไป) การลดการใช้พลังงานของสายนาฬิกาจึงเป็นการลดการใช้พลังงานของ ลอจิกดิจิทัลและพลังของชิปแท็กทั้งหมด ขั้นตอนสำคัญสำหรับการบริโภค
2 องค์ประกอบพลังงานชิปและวิธีการลดการใช้พลังงาน
2.1 องค์ประกอบของการใช้พลังงาน
รูปที่ 1 องค์ประกอบของการใช้พลังงานชิป
การใช้พลังงานแบบไดนามิกส่วนใหญ่รวมถึงการใช้พลังงานไฟฟ้าลัดวงจรและการใช้พลังงานแบบพลิกซึ่งเป็นองค์ประกอบหลักของการใช้พลังงานของการออกแบบนี้ การใช้พลังงานไฟฟ้าลัดวงจรคือการใช้พลังงานภายในซึ่งเกิดจากการลัดวงจรทันทีที่เกิดจากท่อ P และท่อ N ถูกเปิดในช่วงเวลาหนึ่งในอุปกรณ์ การใช้พลังงานหมุนเวียนเกิดจากการชาร์จและการคายประจุของความจุโหลดที่เอาต์พุตของอุปกรณ์ CMOS การใช้ไฟรั่วส่วนใหญ่รวมถึงการใช้พลังงานที่เกิดจากการรั่วไหลของฐานรองและการรั่วของประตู
ปัจจุบันแหล่งที่มาของการใช้พลังงานที่สำคัญที่สุดสองแหล่ง ได้แก่ การแปลงความจุและการรั่วไหลของฐานรอง
2.2 วิธีการหลักในการลดการใช้พลังงาน
รูปที่ 2 วิธีการหลักในการลดการใช้พลังงานชิป
2.2.1 ลดแรงดันไฟฟ้า Vdd
เกาะแรงดันไฟฟ้า: โมดูลที่แตกต่างกันใช้แรงดันไฟฟ้าที่แตกต่างกัน
MulTI-level Voltage Scaling: มีแหล่งจ่ายแรงดันไฟฟ้าหลายแหล่งในโมดูลเดียวกัน สลับระหว่างแหล่งจ่ายแรงดันเหล่านี้ตามการใช้งานที่แตกต่างกัน
Dynamic Voltage Frequency Scaling: เวอร์ชันอัปเกรดของ "การปรับแรงดันไฟฟ้าหลายระดับ" ซึ่งจะปรับแรงดันไฟฟ้าแบบไดนามิกตามความถี่ในการทำงานของแต่ละโมดูล
AdapTIve Voltage Scaling: DVFS เวอร์ชันอัพเกรดที่ใช้วงจรป้อนกลับที่สามารถตรวจสอบลักษณะการทำงานของวงจรเพื่อปรับแรงดันไฟฟ้าแบบปรับได้
วงจรย่อยเกณฑ์ (การออกแบบยากกว่าและยังคงอยู่ในขอบเขตของการวิจัยทางวิชาการ)
2.2.2 ลดความถี่ f และอัตราการหมุนเวียนก
การเพิ่มประสิทธิภาพโค้ด (การแยกปัจจัยทั่วไปการใช้ทรัพยากรซ้ำ isolaTIon ตัวถูกดำเนินการการทำงานแบบอนุกรมเพื่อลดการใช้พลังงานสูงสุด ฯลฯ )
นาฬิกาที่มีรั้วรอบขอบชิด
กลยุทธ์หลายนาฬิกา
2.2.3 ลดความจุโหลด (CL) และขนาดทรานซิสเตอร์ (Wmos)
ลดหน่วยตามลำดับ
พื้นที่ชิปและการลดขนาด
การอัพเกรดกระบวนการ
2.2.4 ลดกระแสไฟรั่ว Ileak
ควบคุมแรงดันไฟฟ้า (Threshold Voltage) (แรงดันไฟฟ้าเกณฑ์↑กระแสไฟฟ้ารั่ว↓หากใช้ MTCMOS, VTCMOS, DTCMOS)
ควบคุมแรงดันไฟฟ้าประตู (Gate Voltage) (โดยการควบคุมแรงดันเกต - ต้นทางเพื่อควบคุมกระแสไฟรั่ว)
กองทรานซิสเตอร์ (เชื่อมต่อทรานซิสเตอร์ซ้ำซ้อนในอนุกรมเพิ่มความต้านทานเพื่อลดกระแสรั่ว)
แหล่งจ่ายไฟที่มีรั้วรอบขอบชิด (Power gaTIng หรือ PSO) (เมื่อโมดูลไม่ทำงานให้ปิดเครื่องเพื่อลดกระแสไฟรั่วอย่างมีประสิทธิภาพ)
3 การเพิ่มประสิทธิภาพการใช้พลังงานนาฬิกาในชิป RFID
เมื่อชิปทำงานการใช้พลังงานส่วนใหญ่เกิดจากการหมุนเวียนของเครือข่ายนาฬิกา หากเครือข่ายนาฬิกามีขนาดใหญ่การสูญเสียพลังงานที่เกิดจากส่วนนี้จะมีมาก ในบรรดาเทคโนโลยีที่ใช้พลังงานต่ำจำนวนมากนาฬิกาที่มีรั้วรอบขอบชิดมีผลต่อการยับยั้งชั่งใจมากที่สุดต่อการใช้พลังงานแบบพลิกและการใช้พลังงานภายใน ในการออกแบบนี้การผสมผสานระหว่างเทคโนโลยีนาฬิกาที่มีรั้วรอบขอบชิดหลายระดับและกลยุทธ์การเพิ่มประสิทธิภาพต้นไม้นาฬิกาแบบพิเศษช่วยประหยัดการใช้พลังงานส่วนใหญ่ โครงการนี้ใช้กลยุทธ์การเพิ่มประสิทธิภาพที่หลากหลายสำหรับการใช้พลังงานในการออกแบบตรรกะและลองใช้วิธีการบางอย่างในการสังเคราะห์ส่วนหลังและการออกแบบทางกายภาพ ด้วยการเพิ่มประสิทธิภาพพลังงานและการทำซ้ำหลาย ๆ ครั้งในส่วนหน้าและส่วนหลังทำให้พบการออกแบบรหัสลอจิกและการใช้พลังงานขั้นต่ำในแนวทางบูรณาการ
4.1 เพิ่ม clock gating ด้วยตนเองใน RTL stage
รูปที่ 3 แผนผังของนาฬิกาที่มีรั้วรอบขอบชิด
โมดูล data_reg (En, Data, clk, out)
อินพุต En, clk;
อินพุต [7: 0] ข้อมูล;
เอาท์พุท [7: 0] ออก;
เสมอ @ (posedge clk)
if (En) out = ข้อมูล;
endmodule
จุดประสงค์ของขั้นตอนนี้ส่วนใหญ่เป็นสองเท่า: ประการแรกคือการเพิ่มหน่วยนาฬิกาที่มีรั้วรอบขอบชิดเพื่อควบคุมอัตราการหมุนเวียนและลดการใช้พลังงานแบบไดนามิกให้สมเหตุสมผลมากขึ้นตามความน่าจะเป็นของการหมุนเวียนนาฬิกาของแต่ละโมดูล ประการที่สองคือการผลิตเครือข่ายนาฬิกาที่มีโครงสร้างสมดุลให้มากที่สุด สามารถรับประกันได้ว่าสามารถเพิ่มบัฟเฟอร์นาฬิกาบางตัวในขั้นตอนการสังเคราะห์ของโครงสร้างนาฬิกาด้านหลังเพื่อลดการใช้พลังงาน หน่วย ICG (Integrated Gating) ในไลบรารีเซลล์หล่อสามารถนำไปใช้โดยตรงในการออกแบบโค้ดจริง
4.2 เครื่องมือในขั้นตอนการสังเคราะห์ถูกใส่เข้าไปในประตูรวม
รูปที่ 4 การแทรกนาฬิกาแบบมีรั้วรอบระหว่างการสังเคราะห์ตรรกะ
#Set นาฬิกาตัวเลือก gating ค่าเริ่มต้น max_fanout ไม่ จำกัด
set_clock_gating_style -sequential_cell สลัก \
-positive_edge_logic {บูรณาการ} \
-control_point ก่อน \
-control_signal scan_enable
# สร้างแผนภูมินาฬิกาที่สมดุลยิ่งขึ้นโดยใส่ ICG ที่ "เปิดใช้งานเสมอ"
ตั้งค่า power_cg_all_registers true
ตั้งค่า power_remove_redundant_clock_gates true
read_db design.gtech.db
current_design ด้านบน
ลิงค์
แหล่ง design.cstr.tcl
# ใส่ gating นาฬิกา
insert_clock_gating
รวบรวม
# สร้างรายงานเกี่ยวกับนาฬิกา gating แทรก
report_clock_gating
จุดประสงค์ของขั้นตอนนี้คือการใช้เครื่องมือในตัว (DC) เพื่อใส่หน่วย gated โดยอัตโนมัติเพื่อลดการใช้พลังงาน
ควรสังเกตว่าการตั้งค่าพารามิเตอร์สำหรับการใส่ ICG เช่น fanout สูงสุด (ยิ่ง fanout ใหญ่ขึ้นเท่าไหร่ก็ยิ่งประหยัดพลังงานมากขึ้นความสมดุลของ fanout ก็จะยิ่งเล็กลงขึ้นอยู่กับการออกแบบดังแสดงในรูป) และการตั้งค่าพารามิเตอร์ minimum_bitwidth นอกจากนี้จำเป็นต้องใส่ ICG แบบเปิดตามปกติสำหรับโครงสร้างควบคุมประตูที่ซับซ้อนมากขึ้นเพื่อให้โครงสร้างเครือข่ายนาฬิกามีความสมดุลมากขึ้น
4.3 การเพิ่มประสิทธิภาพการใช้พลังงานในขั้นตอนการสังเคราะห์ของนาฬิกา
รูปที่ 5 การเปรียบเทียบโครงสร้างต้นไม้นาฬิกาสองแบบ (a): ประเภทความลึกหลายระดับ (b): ประเภทแบนไม่กี่ระดับ
ก่อนอื่นแนะนำอิทธิพลของพารามิเตอร์ที่ครอบคลุมของแผนภูมินาฬิกาที่มีต่อโครงสร้างของนาฬิกา:
Skew: นาฬิกาเอียงเป้าหมายโดยรวมของต้นไม้นาฬิกา
ความล่าช้าในการแทรก (เวลาในการตอบสนอง): ความล่าช้าทั้งหมดของเส้นทางนาฬิกาที่ใช้เพื่อ จำกัด การเพิ่มขึ้นของจำนวนระดับของแผนภูมินาฬิกา
Max taranstion: เวลาในการแปลงสูงสุดจะ จำกัด จำนวนบัฟเฟอร์ที่สามารถขับเคลื่อนด้วยบัฟเฟอร์ระดับแรก
Max Capacitance Max Fanout: ความจุโหลดสูงสุดและ fanout สูงสุด จำกัด จำนวนบัฟเฟอร์ที่สามารถขับเคลื่อนด้วยบัฟเฟอร์ระดับแรก
เป้าหมายสุดท้ายของการสังเคราะห์ต้นไม้นาฬิกาในการออกแบบทั่วไปคือการลดการเอียงของนาฬิกา การเพิ่มจำนวนเลเวลและการลด fanout แต่ละระดับจะลงทุนบัฟเฟอร์มากขึ้นและปรับสมดุลของเวลาแฝงของแต่ละเส้นทางนาฬิกาเพื่อให้เบ้น้อยลง แต่สำหรับการออกแบบที่ใช้พลังงานต่ำโดยเฉพาะอย่างยิ่งเมื่อความถี่สัญญาณนาฬิกาต่ำข้อกำหนดของเวลาจะไม่สูงมากดังนั้นจึงหวังว่าจะสามารถลดขนาดของแผนผังนาฬิกาเพื่อลดการใช้พลังงานแบบไดนามิกสวิตชิ่งที่เกิดจากโครงสร้างนาฬิกา ดังที่แสดงในรูปโดยการลดจำนวนระดับของต้นไม้นาฬิกาและการเพิ่มขนาดของนาฬิกาสามารถลดขนาดของต้นไม้นาฬิกาได้อย่างมีประสิทธิภาพ อย่างไรก็ตามเนื่องจากการลดจำนวนบัฟเฟอร์ต้นไม้นาฬิกาที่มีจำนวนเลเวลน้อยกว่าต้นไม้นาฬิกาหลายระดับเพียงแค่ปรับสมดุลเวลาแฝงของเส้นทางนาฬิกาแต่ละเส้นโดยประมาณและมีการเอียงมากขึ้น จะเห็นได้ว่าด้วยเป้าหมายในการลดขนาดของต้นไม้นาฬิกาการสังเคราะห์ต้นไม้นาฬิกาที่ใช้พลังงานต่ำจะทำให้เสียค่าใช้จ่ายในการเพิ่มความเบ้
โดยเฉพาะสำหรับชิป RFID นี้เราใช้กระบวนการ TSMC 0.18um CMOS LOGIC / MS / RF และความถี่สัญญาณนาฬิกาเพียง 1.92M ซึ่งต่ำมาก ในเวลานี้เมื่อนาฬิกาถูกใช้สำหรับการสังเคราะห์ต้นไม้นาฬิกานาฬิกาต่ำจะถูกใช้เพื่อลดขนาดของต้นไม้นาฬิกา การสังเคราะห์นาฬิกาแบบใช้พลังงานส่วนใหญ่กำหนดข้อ จำกัด ของการเอียงเวลาแฝงและการเปลี่ยนผ่าน เนื่องจากการ จำกัด fanout จะเพิ่มจำนวนนาฬิการะดับต้นไม้และเพิ่มการใช้พลังงานจึงไม่ได้ตั้งค่านี้ ค่าเริ่มต้นในไลบรารี ในทางปฏิบัติเราได้ใช้ข้อ จำกัด ต้นไม้นาฬิกา 9 ข้อและข้อ จำกัด และผลลัพธ์ที่ครอบคลุมจะแสดงในตารางที่ 1
ข้อสรุป 5
ดังที่แสดงในตารางที่ 1 แนวโน้มทั่วไปคือยิ่งเป้าหมายเอียงมากเท่าใดขนาดของโครงสร้างนาฬิกาสุดท้ายก็จะเล็กลงจำนวนบัฟเฟอร์ของต้นไม้นาฬิกาก็จะน้อยลงและการใช้พลังงานแบบไดนามิกและแบบคงที่ที่สอดคล้องกันจะน้อยลง ซึ่งจะช่วยประหยัดต้นไม้นาฬิกา วัตถุประสงค์ของการบริโภค. จะเห็นได้ว่าเมื่อเป้าหมายเอียงมากกว่า 10ns การใช้พลังงานโดยทั่วไปจะไม่เปลี่ยนแปลง แต่ค่าการเอียงที่มากจะทำให้ระยะเวลาในการระงับเสื่อมลงและเพิ่มจำนวนบัฟเฟอร์ที่ใส่เมื่อซ่อมไทม์มิ่งดังนั้น a ควรประนีประนอม จากแผนภูมิกลยุทธ์ที่ 5 และกลยุทธ์ที่ 6 เป็นแนวทางแก้ไขที่ต้องการ นอกจากนี้เมื่อเลือกการตั้งค่าการเอียงที่เหมาะสมที่สุดคุณจะเห็นว่ายิ่งค่าการเปลี่ยนแปลงสูงสุดมีค่ามากเท่าใดการใช้พลังงานขั้นสุดท้ายก็จะยิ่งลดลงเท่านั้น สิ่งนี้สามารถเข้าใจได้ว่ายิ่งเวลาเปลี่ยนสัญญาณนาฬิกานานเท่าใดพลังงานก็จะยิ่งน้อยลงเท่านั้น นอกจากนี้การตั้งค่าของข้อ จำกัด เวลาแฝงสามารถขยายได้มากที่สุดและค่าของมันมีผลเพียงเล็กน้อยต่อผลการใช้พลังงานขั้นสุดท้าย
สินค้าอื่น ๆ ของเรา:
